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MPC8544/E的设计中包含了基于Power Architecture™技术的高性能e500处理器内核，增强型外设以及高速互连技术，从而平衡了处理器性能和I/O系统吞吐量，使得时钟速度能够达到667MHz到1.067GHz。第3代PowerQUICC III处理器基于飞思卡尔90纳米的硅绝缘体（SOI）铜互连加工工艺，其目的是能够使处理器以更低的功耗提供更高的性能。

MPC8544/E处理器提供了各种各样的高速连接选择，其中包括支持SGMII的千兆以太网(GigE)接口以及多种PCI Express®连接。对这些高速接口的支持应当满足数据平面中网络处理器和/或ASIC的可扩展连接性需求，而PowerQUICC III则能够处理复杂的、计算量大的控制平面处理任务。MPC8544/E的设计也提供支持旧式的PowerQUICC III接口，比如PCI、I2C、双路通用异步收发器(DUART)和局部总线连接。这些处理器的设计也支持下一代双数据率（DDR2）存储器控制器、增强型GigE支持、e500 v2双精度浮点和经过实际验证的90nmPowerQUICC III集成安全引擎。

主要优点

• 高集成度，高性能
• 整个PowerQUICC III系列中一致的编程模式
• 灵活的SoC平台，加快上市时间
• 更简单的主板设计
• L2高速缓存高达256KB
• 内部处理带宽大
• 集成的DDR和DDR2存储器控制器
• 2个集成的以太网控制器（增强的TSEC），支持SGMII
• L2高速缓存高达256KB
• 灵活的高速互连接口/多个PCI Express接口
• 支持32位PCI
• 集成的安全引擎

特性

• 嵌入式e500内核本身支持667MHz到1.067GHz
  • 双调度超标量，7级流水线设计，支持乱序发射和执行
  • 在1.0GHz频率下，性能达到2240MIPS（Dhrystone 2.1估计值）
  • 36位物理地址
• 集成的 L1/L2 高速缓存
  • L1高速缓存——32KB数据和32KB指令高速缓存，提供线路锁定支持
  • L2 高速缓存—256 KB (8路集合关联型); 256/128/64/32 KB可以作为SRAM使用
  • L1 和 L2 硬件一致性
  • L2 高速缓存和I/O事务可以存储到L2 高速缓存区
• 集成的DDR存储器控制器，全面支持ECC，它提供了
  • 200 MHz 时钟速率(400 MHz数据速率), 64位, 2.5V/2.6V I/O电压, DDR SDRAM
  • 267 MHz 时钟速率(高达533 MHz的数据速率), 64位, 1.8V I/O电压, DDR2 SDRAM
• 集成安全引擎，支持DES、3DES、MD-5、SHA-1/2、AES、RSA、RNG、Kasumi F8/F9 和ARC-4加密算法（MPC8544E）
• 2个片上三速以太网控制器（ETSEC），支持10Mbps、100 Mbps和1 Gbps以太网/IEEE® 802.3网络，提供MII、RMII、GMII、RGMII TBI 和 RTBI物理接口以及通过专用的SerDes实现的SGMII接口。
  • TCP/UDP/IP 校验和加速
  • Qos功能
• 增强的硬件和软件调试支持
• 双精度嵌入式标量和矢量浮点APU
• 存储器管理单元（MMU）
• PCI Express高速互连接口，支持双通道x4和单通道x1的PCI Express组合
• 片上网络（OCeaN）交换结构
• 支持PCI接口
  • 32位PCI 2.2总线控制器（频率高达66MHz；3.3V I/O电压）
• 局部总线
  • 166 MHz, 32位, 3.3V I/O电压, 支持存储器控制器的局部总线，
• 集成的4通道DMA控制器
• 同时支持 I2C 和DUART
• 可编程中断控制器（PIC）
• IEEE 1149.1 JTAG 测试存取端口
• 1.0V 内核电压，3.3V和2.5V I/O电压
• 783引脚 FC-PBGA封装
• 工作结温范围：TJ = 0º～+105ºC, 扩展温度范围:TJ = -40º～+105ºC